NoC adaptatif pour SoC reconfigurable

Les systèmes embarqués sur puce modernes intègrent des milliards de transistors et des composants intégrés hétérogènes pour fournir toutes les fonctionnalités requises par les applications courantes. La solution support de la communication dans ce cadre s'appuie sur la notion de réseau sur puce (NoC pour network on chip). Les principaux objectifs de la conception d'un NoC sont d'obtenir des performances élevées, pour un coût d'implémentation (notamment en surface et en consommation électrique) le plus faible possible. Ainsi, le concepteur de NoC doit tenir compte de l'impact des paramètres du NoC sur le compromis entre les performances du réseau et la taille de silicium requis pour son implémentation. L'utilisation de la technologie submicronique profonde amène des phénomènes de variabilité et de vieillissement qui causes des événements singuliers uniques (SEU pour Single Event Upset). Un SEU provoque le changement d'état d'un bit qui provoque l'échec de la transmission d'une donnée dans un NoC. La mise en œuvre de routage supportant la tolérance aux fautes est donc nécessaire. Dans cette thèse, nous proposons dans un premier temps, une évaluation de l'impact des paramètres de conception des NoC sur ses performances. Le résultat permet de guider le concepteur dans ses choix et le réglage des paramètres du réseau permettant d'éviter la dégradation de ses performances. Deuxièmement, nous avons proposé de nouveaux algorithmes de routage adaptatifs tolérants aux pannes pour un réseaux maillé 2D appelé Gradient et pour un réseaux maillé 3D appelé Diagonal. Ces algorithmes s'adaptent et proposent des séquences de chemins alternatifs pour les paquets lorsque le chemin principal est fautif. Nous avons ainsi évalué le coût d'implémentation de Gradient sur un FPGA actuel. Tous ces travaux ont été validés et caractérisée par simulation et mis en œuvre en FPGA. Les résultats fournissent la comparaison des performances de nos algorithmes avec les algorithmes de l'état de l'art.Chips will be designed with billions of transistors and heterogeneous components integrated to provide full functionality of a current application for embedded system. These applications also require highly parallel and flexible communicating architecture through a regular interconnection network. The emerging solution that can fulfill this requirement is Network-on-Chips (NoCs). Designing an ideal NoC with high throughput, low latency, minimum using resources, minimum power consumption and small area size are very time consuming. Each application required different levels of QoS such as minimum level throughput delay and jitter. In this thesis, firstly, we proposed an evaluation of the impact of design parameters on performance of NoC. We evaluate the impact of NoC design parameters on the performances of an adaptive NoCs. The objective is to evaluate how big the impact of upgrading the value on performances. The result shows the accuracy of choosing and adjusting the network parameters can avoid performance degradation. It can be considered as the control mechanism in an adaptive NoC to avoid the degradation of QoS NoC. The use of deep sub-micron technology in embedded system and its variability process cause Single Event Upsets (SEU) and ''aging'' the circuit. SEU and aging of circuit is the major problem that cause the failure on transmitting the packet in a NoC. Implementing fault-tolerant routing techniques in NoC switching instead of adding virtual channel is the best solution to avoid the fault in NoC. Communication performance of a NoC is depends heavily on the routing algorithm. An adaptive routing algorithm such as fault-tolerant has been proposed for deadlock avoidance and load balancing. This thesis proposed a novel adaptive fault-tolerant routing algorithm for 2D mesh called Gradient and for 3D mesh called Diagonal. Both algorithms consider sequences of alternative paths for packets when the main path fails. The proposed algorithm tolerates faults in worst condition traffic in NoCs. The number of hops, the number of alternative paths, latency and throughput in faulty network are determined and compared with other 2D mesh routing algorithms. Finally, we implemented Gradient routing algorithm into FPGA. All these work were validated and characterized through simulation and implemented into FPGA. The results provide the comparison performance between proposed method with existing related method using some scenarios.RENNES1-Bibl. électronique (352382106) / SudocSudocFranceF

Real-Time Scheduling on Heterogeneous SoC Architectures Using A Neural Network

Introduction Several scheduling algorithms have been developed for constraint satisfaction in real-time systems. Optimality is difficult to reach, and the problem becomes NP-hard when a large set of constraints must be satisfied. To solve this type of problem, approximate methods are used, such as Artificial Neural Networks (ANNs). Neural networks have demonstrated their efficiency in optimization problems. They converge in a reasonable time if the number of neurons and connections between neurons can be limited. Another limitation concerns the need to regularly re-initialize the network when it converges towards a stable state which does not belong to the set of valid solutions. On the other hand, embedded applications are usually implemented on complex System-on-Chip (SoC) which are built around heterogeneous processing units. On such platform, task instantiation on execution resources is realized by using the scheduling service of an OS. As each task can be defined for several targets, this service must decide, on-line, on which resource the task should be instantiated. In this work, we propose an on-line scheduling based on a neural network for heterogeneous system-on-chip (SoC) architectures with a limited number of neurons...Les technologies de conception de circuits intégrés permettent aujourd’hui de concevoir des systèmes complets et complexes sur une seule et même puce. On parle alors de systèmes sur puce, ou encore de System-on-Chip (SoC). Ces systèmes ont en charge l’exécution d’applications complexes, composées de nombreuses tâches, le tout étant orchestré par un système d’exploitation dont l’un des rôles principaux consiste à ordonnancer les tâches et à les allouer aux ressources de calcul. L’une des particularités de ces architectures concerne l’hétérogénéité des cibles d’exécution qui rend le problème de l’ordonnancement particulièrement délicat et complexe. Notons de plus que le critère temps réel des applications s’exécutant sur ce type de plate forme nécessite l’étude de solutions d’ordonnancement efficaces, notamment en terme de temps de calcul. Dans ce papier, nous présentons nos travaux de modélisation du problème de l’ordonnancement pour architectures multi-processeurs hétérogènes par utilisation de réseaux de neurones. Des travaux précédents ont montré qu’une structure de réseaux de neurones suivant le modèle de Hopfield peut être définie pour ordonnancer des tâches sur une architecture homogène. Une extension à ces travaux a montré qu’il était possible de prendre en compte l’hétérogénéité de l’architecture mais au prix d’un grand nombre de neurones supplémentaires. De plus, ces solutions posent un problème de convergence important qui se traduit par un temps de convergence assez long et le besoin de ré-initialiser le réseau de neurones lorsque celui-ci se stabilise dans un état qui n’est pas une solution valide. Pour contrer ces principaux inconvénients, nous proposons une nouvelle structure basée sur la mise en place de neurones inhibiteurs. Ces neurones particuliers permettent de limiter le nombre de neurones nécessaires à la modélisation et permettent surtout de se passer de ré-initialisations pour atteindre la convergence. Nous illustrons l’apport de notre proposition en comparant les solutions classiques à base de réseaux de neurones de Hopfield avec notre proposition. Nous montrons que le nombre de neurones est assez largement réduit et surtout qu’il n’est plus nécessaire de ré-initialiser le réseau pour assurer sa convergence, ce qui laisse envisager une implémentation efficace de ce type de structure

Conception d'architectures reconfigurables dynamiquement : Du silicium au système

The research presented in this manuscript focus on the design of dynamically reconfigurable systems. Constant evolution of applications and the ever increasing need for performance require the development of new efficient and flexible architectures. These constraints have led to more complex architectures, their reconfiguration mechanisms and management. In the first part of our work, we propose architectures providing a good compromise between performance, power consumption, and flexibility. To simplify the design of these architectures and their management, we have proposed a high level description language that allows to generate the architecture but also set up its development flow. The modern SoCs include a large number of heterogeneous features, and face problems due to technology shrink. To meet these challenges, the concept of integrated network on silicon seems promising. In our second line, we are studying new coding and new technologies to reduce consumption of interconnects while improving their reliability. We are also working to define flexible networks adapted to the dynamic reconfiguration paradigm. The emergence of reconfigurable systems requires the use of specific tools and mechanisms. In particular, the presence of a dedicated operating system becomes necessary. It would provide services such as tasks scheduling, communications management and provide a model independent of the target architecture for applications deployment. The second issue of this axis is the need to develop fault-tolerant architectures. Thus the establishment of specific management can develop reliable dynamically reconfigurable systems.Les travaux de recherche, dont la synthèse est présentée dans ce manuscrit, portent sur la conception de systèmes reconfigurables dynamiquement. L'évolution constante des applications et le besoin toujours croissant de performances imposent le développement de nouvelles architectures performantes et flexibles. Ces contraintes ont amené à une complexification des architectures, de leurs mécanismes de reconfiguration et de leur gestion. Dans le premier axe de travail, nous proposons des architectures offrant un bon compromis performances, consommation d'énergie, flexibilité. Afin de simplifier la conception de ces architectures et de leur gestion nous avons proposé un langage de description haut niveau qui permet de générer l'architecture mais aussi de paramétrer ses outils de développement. Les systèmes sur puce moderne incluent un grand nombre de fonctionnalités hétérogènes, et doivent faire face à des problèmes liés à la réduction des dimensions technologiques. Pour répondre à ces difficultés, le concept de réseau intégré sur silicium semble prometteur. Dans notre deuxième axe, nous étudions de nouveaux codages et l'utilisation de nouvelles technologies pour réduire la consommation des interconnexions tout en améliorant leur fiabilité. Nous travaillons également à la définition de réseaux flexibles adaptés au paradigme de la reconfiguration dynamique. L'émergence de systèmes intégrant une zone reconfigurable dynamiquement nécessite l'emploi d'outils et de mécanismes spécifiques. En particulier, la présence d'un système d'exploitation adapté devient nécessaire. Celui-ci doit être capable, au minimum, d'ordonnancer les tâches à exécuter, d'assurer le partage des moyens de communication et d'offrir un modèle de déploiement d'applications indépendant de l'architecture cible. Le deuxième enjeu de cet axe vient de la nécessité de développer des architectures tolérantes aux fautes. Ainsi la mise en place de gestions spécifiques permet de développer des systèmes reconfigurables dynamiquement sûrs de fonctionnement

OCEAN, a flexible adaptive Network-on-Chip for dynamic applications

International audienceThe dynamic and partial reconfiguration of FPGAs enables the dynamic placement of applicatives tasks in reconfigurable zones. However, the dynamic management of the tasks impacts the communications since they are not present in the FPGA during all computation time. So, the task manager should ensure the allocation of each new task and their interconnection which is performed by a flexible interconnection network. In this article, various interconnection networks are studied. Each architecture is evaluated with respect to its suitability for the paradigm of the dynamic and partial reconfiguration in FPGA implementations. This study leads us to propose the OCEAN network that supports the communication constraints into the context of dynamic reconfigurations. Thanks to a generic platform allowing in situ characterizations of network performances, fair comparisons of various Networks-On-Chip can be realized. The FPGA and ASICs implementations of the OCEAN network are also discussed

QoS aware design-time/run-time manager for FPGA-based embedded systems

International audienceDue to their performance and flexibility, dynamically reconfigurableFPGA-based systems on chip find their uses in industry. Thosearchitectures require dynamic context management of their computingresources to adapt to their environment.Our manager dynamically changes the application quality scenarios tofulfill the system’s constraints. Based on a hardware and software executionmodel, resources’ mapping and schedule can be switched at runtimeto maximize quality of service and guarantee the service execution.In this work we intend to design such a manager with maximization ofuser-defined quality of service (QoS) in constrained environments andfocus on continuity of service. The designed manager has been verifiedwithin a simulated environment and profiled data from an actual implementationof an H264 encoder. Results show the manager can makethe targeted application run in constrained environment at the highestmodeled QoS achievable without service breaks

Architectures reconfigurable faible consommation -- réalité ou prospective ?

National audienc

Impact of Design Parameters on Performance of Adaptive Network-on-Chips

International audienc

Gradient - An Adaptive Fault-tolerant Routing Algorithm for 2D Mesh Network-on-Chips

International audienc

High-level Model of Dynamically Reconfigurable Architectures

International audienc

Vers une implémentation matérielle d'un réseau de neurones pour le service d'ordonnancement des tâches au sein d'un SoC

International audienc